ČSN EN 61691-3-3 (013750)

Behavioural languages - Part 3-3: Synthesis in VHDL

Automatische name übersetzung:

Sprachen zur Beschreibung des Systemverhaltens - Teil 3-3: Synthese in VHDL. (Text-Standard ist nicht Teil einer Kopie).



NORM herausgegeben am 1.5.2002


Sprache
Realisierung
ZugänglichkeitAUF LAGER
Preis2.10 ohne MWS
2.10

Informationen über die Norm:

Bezeichnung normen: ČSN EN 61691-3-3
Zeichen: 013750
Katalog-Nummer: 64774
Ausgabedatum normen: 1.5.2002
SKU: NS-160847
Zahl der Seiten: 4
Gewicht ca.: 12 g (0.03 Pfund)
Land: Tschechische technische Norm
Kategorie: Technische Normen ČSN

Kategorie - ähnliche Normen:

Languages used in information technology

Die Annotation des Normtextes ČSN EN 61691-3-3 (013750):

Soubor mezinárodní normy EN 61692 poskytuje prostředky k návrhu objektu pomocí základní specifikace hardwaru v jazyku VHDL. Popisný jazyk hardwaru VHDL (Hardware Description Language) slouží pro velmi rychlé integrované obvody VHSIC (Very High Speed Integrated Circuit). Používá se pro zpracování dokumentace, ověřování a syntézu velkých číslicových celků. Přesná definice jazyka VHDL je obsažena v Části 1: Referenční příručka jazyka VHDL. Jazyk slouží k návrhu hardwaru s přesně definovanými vstupy a výstupy a vykonává přesně stanovené funkce. Předmětem návrhu může být celý systém, podsystém, deska, čip, makrobuňka, logické hradlo nebo jakákoliv úroveň abstrakce mezi tím. Jazyk VHDL se může použít i k popisu konfigurace při sestavování navržených entit, aby tvořily celkový návrh. Tato část normy je založena na dokumentu IEEE Std 1076-3:1997: Norma IEEE - Syntéza sad. Podporuje syntézu v jazyku VHDL a ověřování hardwarových návrhů pomoci definice typů vektorů pro zobrazení celočíselných hodnot se znaménkem i bez znaménka.

Diese Website verwendet Cookies. Wenn Sie diese Website weiterhin nutzen, stimmen Sie der Verwendung von Cookies zu. Weitere Informationen / Ich verstehe